搞定EMC的两大关键：元器件选型和PCB设计
前两天参加了电子元件技术网举办的“EMC设计工作坊”活动，其中EMC专家马永健老师的发言给我留下了深刻的印象。EMC设计说容易也容易，说难也挺难，就如马老师所说，EMC设计抓住两点，元器件选对了和PCB设计好了，EMC就基本没什么大问题了。但是选对元器件，设计好PCB却也不是容易的事。今天就为大家分享EMC元器件选型及PCB的EMC设计中的一些心得和经验。
在此次“EMC设计工作坊”中，马老师再次强调了在设计阶段解决电磁兼容问题是十分重要的，从图1可见，在设计阶段解决EMC问题，不仅可以降低成本，和降低解决EMC问题的难度，也大大缩短了时间。
如何做好PCB的EMC设计
设备和系统向外部环境发射的骚扰电平是通过传导和辐射发射的途径形成的。如果设备作为一个黑盒子，那么，内部骚扰源可通过电源电缆和信号电缆对外形成传导发射，同时通过壳体向外辐射发射；反之，外部环境电磁场感应在电缆上的电压形成电流，对设备敏感电路形成骚扰，或辐射场通过壳体直接进入敏感电路产生骚扰，图2所示是系统的骚扰电平：
由图2不难看出，从骚扰源到受害设备离不开传播途径，对辐射的传播路径是空间，而对传导的传播路径是导体（电缆）。
传统的设计方法是用屏蔽、滤波和接地解决电缆口和壳体带来的EMC问题。但是大多数骚扰是在印制板电路上产生的，因此，在印制板电路设计的阶段，考虑EMC设计是非常重要的，布线设计应尽量减少公共地阻抗耦合。由于线间电容和电感所形成串扰以及载流导线所形成射频辐射耦合等，其中辐射发射是最难解决的。
1. 共模发射和差模发射
分析共模发射和差模发射对抑制骚扰电平是重要的，通常把线地的发射定义为共模发射，如图3所示。而把线与线的发射定义为差模发射，如图4所示。
式中：A－环面积。其它各符号与图3相同。
由图4不难看出，场强与回路面积成正比。为减少差模发射电平，除减少源电流外，应该减小环电路的面积。由图3可知，若减小共模发射，应减小线的长度。
2. 脉冲信号的频谱
数字信号的特点是方波信号，方波信号是基波和大量谐波正弦（或余弦）信号构成的，这可由傅立叶变换得到其频域波形，因此，脉冲重复周期越短，其重复频率越高，谐波频率也越高。例如，时钟触发频率为30MHz时，其谐波频率可达1GHz。理论上方波的上升时间为零，则谐波含量是无穷的。但实际上是梯形波形，有一定的上升沿和下降沿。其方波的带宽为
，例如，上升沿τr为5ns的方波，其带宽将达60MHz。2.1 脉冲的时域/频域变换（傅立叶变换）
通过傅立叶变换，矩形脉冲可分解为各次余弦（或正弦）波，其表达式为：
由图5和图6分析可知理想的方波，其频谱是无限宽的。实际上，脉冲均有上升时间和下降时间，频谱越宽，脉冲的上升和下降沿则越短。
3. 印制电路板的分布参数
对高速印制板（PCB）的物理特性可以用传输线理论加以分析，如图7所示：
对于无损耗传输线，即△R和△G均为零时，则特征阻抗
，此时延迟时间
。对于高频和窄导线传输线，由于分布电感和分部电容是可变的，所以特征阻抗不是恒定的，我们可以通过调整导线的宽度和信号线及其回线（零电位）的距离，设计成合适的特征阻抗，使源阻抗和负载阻抗达到匹配，从而减小失配，尽可能减小能量的反射，减小驻波的幅度，减小辐射的能量。
导线所形成的电感，是形成磁场的元件，如果减小导体的长度，就会减小电感，那么磁辐射就会减小。
信号导线与零电位地回线之间所形成的电容是将高频能量旁路到地的电容。因此，为了减小电场辐射，除减小环路面积外（见图4），应尽可能减小信号线与零回线的间距，以增加信号导体与回线（零电位层）的电容值，这对抑制电场辐射十分有利的。
从以上分析说明，通过调整回路的阻抗，希望回路的阻抗较低，一般是几十欧姆量级，当回路的电感较大而电容较小时，相当于特性阻抗增大，回路的辐射增大。当电感较小而电容较大时，回路特性阻抗降低，回路的辐射也随之降低。这种抑制回路电磁辐射的方法称为“自屏蔽”。
4. 共模辐射和差模辐射
4.1 共模干扰抑制
如图3所示，线对地所形成的高频电压所产生的辐射，称为共模辐射。共模辐射是电流经印制板的多个导电层产生的，即电流流经高阻抗路径产生的电磁场所形成的。该磁场以共模电流的形式耦合到信号线、电源线和其它导线中，共模电流的特点是这些导体中电流方向均相同，这是因为这些导体中没有形成闭合回路，所以不会产生反方向电流，是以棒天线向空间辐射电磁场的（见图3）。值得注意的是不仅在印制电路板电路中，而且在电源馈线、及其它电缆中，甚至在屏蔽层中也能产生共模电流。共模辐射是印制电路设计最值得注意的问题，通常产生共模辐射的原因是差模电流回路被切断，印制布线被不同层面隔开,使回路绕过这些隔断层，导致印制回路的电感增大，电容减小，使阻抗大大增加，增大电磁辐射；直流电源线的不合理布局，使器件电源引脚线加长，增大了引线阻抗；电源层相对接地层位置不当（如，过远），引起高阻抗，不恰当的电源布局，会导致严重的共模干扰。
抑制共模干扰是减小回路阻抗，正确处理电源回路的旁路和去耦。通过控制电源走线衰减共模干扰。
4．2 差模干扰抑制
通常称线对线的干扰为差模干扰，当信号从源流向负载时（见图4）就会产生差模干扰。流经负载的电流会在线上产生等值方向相反的电流。差模电流的抑制主要是减小回路的面积，要求信号线与地回线靠近走线。
4．3 印制电路中的共阻抗耦合
当模拟电路和数字电路在同一线路板混和布线时，模拟电路地回线、数字电路地回线以及电源电路回线为同一条回线时，将产生严重的共阻抗耦合，因为这些信号电流流经公共地阻抗将产生一压降，它可能高于模拟或数字电路的灵敏度，对模拟电路将降低输出信噪比，而对数字电路将降低输入灵敏度。
为抑制公共阻抗的影响，应将模拟和数字电源回线（零基准）分开布线：
由图9可见数字地和模拟地必须分开，以降低公共阻抗引起的干扰。
为减小回路的阻抗，对单面板应加宽地线的宽度；对低频数字电路在信号输出端串一小电阻以平滑脉冲上升和下降沿，对降低谐波干扰则十分有利。
在电源布线时，保证低阻抗尤为重要，应在电源输入的连接器内将各类电压的电源线和地线分组，即先电源线、零基准线，再电源线、零基准线。绝不可以一端是电源线而另一端接地线，这会使高频开路，增大辐射回路的面积。
4．4 电路的去耦设计
电感和电容组成的低通滤波器，可滤掉高频段干扰信号。由于导线寄生电感的影响，会使供电的速度变慢，使驱动器件输出电流下降，合理放置去耦电容的位置，在通断电瞬间，利用电感和电容的储能作用，给器件提供电流，通常电容应选值为4.7μF~30μF。选位在电源线进入印制板处为佳。对集成电路耗电较大的器件，也应在电源进脚处安装合适电解电容。小电容能为集成电路块提供高速电流，在器件输出端电压跳变时，其能高速充电，为器件提供充电电流。
通常是在每组电源和地引脚上都安装一个合适容量的电容，以获得最佳的干扰抑制作用。旁路电容的容量因其尺寸影响滤波频率。选择时应加以注意。例如，频率越高，选择的电容就越小。
5 电路布局、元器件安装位置和合理布线
电路布局直接影响电磁干扰和抗扰度特性。从频率而言是先高频电路，再中频电路，最后是低频电路。而从逻辑速度而言，是先高速电路，再中速电路，而后是低速电路。如图10所示：
除按工作频率（或速度）进行分组外，也可按器件的功能和类型进行分组，例如，既存在数字电路，又存在模拟电路的印制板，可按工作电压和频率分组布局，在给定电路系列或电源电压时，可按功能对器件分组。
在器件布局完成后，须根据元器件组提供电压的差别，将电源层布置在各组元器件的下面。如果有多层地，数字地层应紧贴靠数字电源层。模拟地层紧贴模拟电源层，而数字地和模拟地应有一个共地点，该共地点是在D/A或A/D变换器处，这些变换器同时由模拟和数字电源供电，因此，应将变换器置于模拟电路和数字电路之间，分别有各自的地回路，以防产生共阻抗干扰。
如模拟电路地和数字电路地是分开的，二者的地也将在变换器处汇交。一组内的信号线不能跨越其外一组元件，如果跨越，信号就不能与其回路形成紧密耦合，导致较大的回路面积，使回路电感增大，电容减小，从而导致共模和差模发射干扰增大。
6 多层印制电路板的设计
从单层到多层印制板的发展，不仅解决了元器件的布线拥挤问题，也给电磁发射的降低带来了很大的益处。
6．1 双层板
对于数字电路，双层板很难解决电源线地层阻抗小的问题，双层板一般的布局一层电源元器件走线层，一层是回流地层。当元器件较密集时很难实现，双面均有地线，电源线，互连线，元器件。线地间距变大，故线路阻抗也较高，对控制阻抗不利。
6．2 四层电路板
6．2．1 印制板的外层均是地回流层，而中间为信号连线和电源层，其优点是层间电容大，并起到一定的屏蔽作用。
6．2．2 印制板的外层是元器件、互连线层而内层是电源线层和地回路层，该方案微带阻抗、电源路径阻抗较高。因此，理论上电磁发射也较大。但实际用的较多。
双层板和四层板，只适用于低中密度元器件的布局，如果元器件密度高，走线十分密集，应选择六层以上的多层板。
6．3 六层电路板
外层均是信号互连线和元件层，靠近信号线和元器件层的内两层是电线层，中间两层是电源层和信号层。
关于EMC元器件选型技巧电子元件技术网之前已经有过介绍，这里就不赘述了，感兴趣的朋友可以点击EMC元器件的选择和应用技巧进行阅读。
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