半导体实现3D架构重要里程碑

早在十多年前，半导体行业就开始开发从包装到非易损存储器甚至晶体管本身的早期选择性蚀刻应用程序来支持三维技术。每隔几个月就会更新一次电子产品。新一代先进的B-48-8芯片和处理器，它们通常更小，更智能，不仅运行更快，带宽更多，而且更节能。

长期以来，芯片的进步是通过缩小晶体管的尺寸来实现的，从而在晶体上产生更多的晶体管。晶体管的数量每12-24个月翻一番——这就是著名的摩尔定律。多年来，为了跟上时代步伐，全行业开展了铜/低k互联、新型晶体管材料、多图形方案、三维(3D)结构等诸多重大创新。

随着深宽比的增加，3D结构的发展带来了新的挑战。您可能认为，3D架构需要从设备设计、新材料、新沉积和腐蚀方法等方面进行根本性的改变。本文将回顾半导体行业实现3D架构的重要里程碑。

准备阶段：平面工艺。

创建一个集成电路最初是一个二维问题：取一个平坦的硅片，将各种结构放在表面，并用电线连接。这是通过沉积材料和光刻技术进行图形处理和暴露区域蚀刻的必要特性。这曾经是电子工业的一个巨大突破。

随着技术需求的不断发展，需要在更紧凑的空间内建造更多的电路来支持更小的结构。过去相对直接的过程变得越来越复杂。

随着二维结构成本的增加和二维平面上可行的微缩方法的逐渐枯竭，三维结构变得越来越有吸引力。早在十多年前，半导体行业就开始开发从包装到非易损存储器甚至晶体管本身的早期选择性蚀刻应用程序来支持三维技术。

3D晶体管。

许多电子系统的主要力量是晶体管。过去，晶体管一直是一个，其特点取决于晶体管通道的宽度和长度。晶体管的性能由放置在通道上的网格控制，但由于通道的另一侧和底部不受控制，只能提供有限的控制。

从平面到3D的第一步是为通道设计一个鳍，可以由三面格栅极控制。然而，为了实现最佳控制，它需要接触晶体管的所有四面，以促进全围格栅极（GAA）晶体管的发展。在GAA结构中，多线或薄片堆叠在一起，格栅极材料完全围绕通道。

闪存提升

NAND闪存早在10年前就用于3D转换，当时内存位的水平字符串向上堆叠。

垂直结构由尽可能多的交替薄层材料和工艺层组成。在构建这种结构时，至少有两个方面需要特别小心：一是每层厚度均匀光滑，使每层位置与其他位置相同；二是每层必须相互连接，然后用适当的连接材料填充孔完成结构。其中，蚀刻沉积过程具有挑战性，需要准确执行。

这些挑战限制了堆栈的层数，因此需要采用新的方法来增加层数。

展望未来：3DDRAM。

动态随机存储器(DRAM)的物理机制与3DNAND完全不同，使用方法也完全不同。

DRAM需要一个高容量的电容器，这确实是一个挑战。垂直堆栈更困难，需要更多的研发方法来找到电介质和活性硅堆栈的经济方法。光刻可能需要同时影响多层——没有大规模的生产过程。

3D包装越来越流行。

芯片包装后放置在印刷电路板（PCB）上。在过去，包装只是为了保护脆弱的硅芯片，并将其连接到电路板上。现在，包装通常包含多个芯片。随着对芯片占用空间需求的增加，包装也开始转向3D。

3D包装需要芯片堆叠，这涉及到芯片之间的密集连接——这种连接可以提高信号速度，因为它们要短得多，传输更多的信号。然而，在两个以上芯片的堆栈中，一些信号也需要通过传输通道连接到堆栈中的高芯片，称为硅通孔（TSVS）。

3D芯片堆栈的重要终端市场应用一直是内存领域最常见的高带宽内存（HBM）。内存芯片也可以堆叠在CPU或其他逻辑芯片上，以加速从内存中获取数据。

如今，3D是微缩的必要条件。

考虑到3D已经成为解决半导体制造中所有微缩限制的标准方法。虽然3D可能不是解决所有问题的选择，但它在上述应用中特别有用。

如何构建每一个新的应用程序都需要创新思维和硅技术的可持续发展。半导体制造设备是芯片行业不断实现三维结构的主要驱动力。