针对高压应用优化宽带隙半导体器件
【导读】自从宽带隙材料被引入各种制造技术以来，通过使用MOSFET、晶闸管和 SCR等功率半导体器件就可以实现高效率。为了优化可控制造技术，可以使用特定的导通电阻来控制系统中的大部分功率器件。对于功率 MOSFET，导通电阻仍然是优化和掺杂其单元设计的关键参数。电导率的主要行业标准是材料技术中的特定导通电阻与击穿电压（R sp与 V BD ）。
自从宽带隙材料被引入各种制造技术以来，通过使用MOSFET、晶闸管和 SCR等功率半导体器件就可以实现高效率。为了优化可控制造技术，可以使用特定的导通电阻来控制系统中的大部分功率器件。对于功率 MOSFET，导通电阻仍然是优化和掺杂其单元设计的关键参数。电导率的主要行业标准是材料技术中的特定导通电阻与击穿电压（Rsp与 VBD ）。
尽管 SiC功率二极管和 MOSFET取得了一些进展，但此类器件的导电性优化仍然是一个重大挫折。在任何测量标准中，电路及其输出的精度都是一个重要方面。此外，可能会出现额外的复杂情况，因为设备制造商不会在组件的数据表中说明关键的设计参数。
构造二极管参数和使用的提取方法
进行了一项实验来测试额定值为 600 至 1,700 V 和 1 至 25 A 的商用和分立式 4H-SiC JBS 功率二极管。要测试的器件按照 TO-220 和 TO-247 行业标准进行封装。为了限制空间电荷区域超出穿通范围的扩散，为垂直 JBS 二极管的半单元电池开发了具有更高掺杂的缓冲层。
图 1：电场示意图（：IEEE）
如图1所示，已经说明了击穿时的电场分布示意图。电场强度EPT在击穿期间金属-半导体界面所在的漂移周围的界面处。缓冲区和 EC都存在，因为 n 型缓冲层限制了空间电荷区超出穿通的范围。根据计算出的 CV 特性，从漂移区和缓冲层中提取掺杂浓度。
已计算出计算出的归一化零偏置二极管电容 Cj0N与归一化总二极管面积的关系。此外，二乘线与数据点相匹配，这意味着 600V 二极管适合二极管区域的额定电流。
所进行的评估是在 22?C 至 250?C 的室温下进行的，适用于具有 1 至 25 A 广泛额定电流范围以及 600、1,200 和 1,700 V 三种不同额定电压的二极管。
根据漂移区掺杂浓度NDR和击穿电压VPT的提取值，关键二极管设计参数计算如下：
从以上等式可知，EC是雪崩击穿的临界电场强度，VBD是雪崩击穿电压。使用以下公式计算金属-半导体结内置电位 Vbi和零偏置肖特基势垒高度 φB0I V ：
A* = 146 A/cm2·K2的值是 4H-SiC 的有效理查森常数，NC= 3 × 1015cm–3·(T)3/2显示有效态密度在导带中。
计算漂移区电阻
根据 JBS 二极管结构，可以使用以下等式计算净漂移区电阻 RDR ：
如上式所示，涉及三个电阻：RB、RSUB和RC。这包括表示 n 型缓冲层、n+ 衬底和与衬底的阴极金属欧姆接触的电阻。这些阻力如下：
如上式所示，ρB是缓冲层的电阻率，当掺杂浓度已知时，可以很容易地计算出该电阻率。计算中使用基板电阻率ρSUB= 0.012 cm 和基板厚度 WSUB = 377 μm；对于阴极欧姆接触，使用比接触电阻ρC= 2.5 × 10-5cm2 。在这种情况下，即使 ρ C值发生轻微变化也会影响 600-V 器件的结果。特定的漂移区电阻 RDRS使用以下公式计算：
4H-SiC JBS 二极管VBD= 600-V 基板和阴极欧姆接触电阻对总二极管导通电阻有很大影响。
对于 VBD大于 1,200 V 的二极管，导电性有进一步发展的机会，如果二极管额定雪崩击穿电压而不是击穿漏电流，则可以满足这一要求。为了实现这一点，必须通过减少漂移层中的晶体缺陷来减少或完全消除缓冲层。
设计反向漏电流
肖特基二极管中的反向漏电流 IL包括两个主要部分：
这里，VR是施加的反向偏置电压的大小，ISCH是经典的热电子发射电流。
如分析所示，较低值的反向偏置电压测量误差是由测量设备合规性引起的。当涉及到更高的值时，隧道电流与实际测量值相比要高得多，因此表明在金属和 4H-SiC 附近存在界面介电层是可行的。
结论
使用基于物理学的静态 IV 和 CV 测量进行了一项实验，以对商用 4H-SiC JBS 功率二极管进行逆向工程。一旦执行了仿真，就可以理解商用 4H-SiC JBS 功率二极管的额定穿通漏电流。这些功率二极管在比半导体的临界电场强度低得多的电场下工作。
除此之外，SiC 功率二极管的结电容比硅功率二极管大得多。在额定值相同的情况下，有很大的机会提高这些功率器件的导通电导率。半导体行业已大力尝试降低 4H-SiC 中的缺陷密度，但结果并不乐观。未来必须对该主题进行研究，以提高宽带隙功率器件的长期可靠性。
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